FPGAマガジン No.11に掲載していただいた”Synthesijerを使ったFPGA上でのグラフィックス・プログラミング”という記事に使ったサンプル一式をアーカイブにまとめました．執筆当時くらいから，HDLライブラリのポート宣言方法などが変更になったため多少掲載コードと異なっています．
サンプルでは，HDMI出力部分をXilinx XAPP495で紹介されているコードを利用していますので，手元で合成する場合には，あらかじめXAPP495関連リソースをダウンロードしておく必要があります．
ちなみに，グラフィクスの事例としては，
が，とても楽しく仕上げられています．
※ kick，busyのクロック遅延が気に入らなかったので若干回路を変更しました(8/19)
ネットワークの構成は，もっともシンプルな構成のひとつである，最大の要素を一番下に落としていくというタイプの実装です． ソーティングネットワーク(Wikipedia)で”バブルソートにあたる”と紹介されているもの，です．
構成要素の実装からはじめて，ネットワークの組み立て部分を紹介していきます．最後にコードの全容を掲載しています．
ネットワークを構成するプリミティブは，２つの入力を受け取り，小さいほうを上に，大きいほうを下に出力する，というコンポーネントです．
Synthesijer.Scalaで書くとこんな感じです．
// プリミティブを生成するメソッド
// a, bはハードウェア世界の演算要素のインスタンス
def prim_net(a:ExprItem, b:ExprItem):(ExprItem, ExprItem) = {
val s0, s1 = signal(32) // 新しいsignal(ハードウェア世界の変数)を生成する
s0 := ?(a > b, b, a) // S0には小さい方を接続
s1 := ?(a > b, a, b) // S1には大きい方を接続
return (s0, s1)
}signal(32)で32bitの信号(VHDLでいうsignal，Verilog HDLでいうwireかreg)をつくり，それぞれに比較器の出力を接続しています．メソッド自体の返り値は，ソート結果が格納された信号インスタンスのペアです．
続きを読むSynthesijer.ScalaはScalaでRTL設計をするためのDSLです．Scalaの言語機能を使った柔軟なRTL設計を目指しています．
このエントリでは，Eclipse+Scala IDEを使ったSynthesijer.Scalaの利用方法として，環境設定からLチカまでを紹介します．
続きを読む開発プロジェクトをGitHubに移行しました．
JJUG CCC 2015 SpringというJavaユーザの集まりで、Synthesijerについて発表させていただきました。
Javaユーザに聞いていただくということで、普段よりも導入として専用HWの位置付けの部分を厚めに、また、実際にどう作っているかOpenJDK的への手のいれかたを書いてみました。
先日開催された人工知能とハードウェア・ソフトウェア協調設計ワークショップで発表された杉本さんのZynq + Vivado HLSというチュートリアルがとても素晴らしい内容だったので，それにならってZynq + Synthesijerというガイドを書いてみました．RTLは，ほとんど書かなくて大丈夫です．
たばたさんと共同で主催させてもらった，高位合成友の会でSynthesijerについて発表させていただきました．
たばたさんのneon light compiler，高前田先生@NAISTのPyCoRAMの話も大変面白く開発意欲がかき立てられた一日になりました．
さて，スライドでも紹介した演算のチェイニングを早くリリースできるよう実装すすめないと．
変更しました．
これでJDK 8な環境で実行した時の大量の警告の発生が止まります．JDK7環境では使えなくなりますが．
バイナリパッケージ(JAR)は未リリースですが今月末には．
ガードっぽい形式でも記述できるようにしてみました．
s5 | nickel -> s10 | dime -> s15
(s10 | nickel -> s15
| dime -> s_ok)こんな感じ．複数行にまたがるときに()をつけなければいけないのが格好悪いなあ．
Synthesijer.Scalaでは，特定の状態でのレジスタへの代入は
sig0 <= (state, sig1)
と，条件付きの状態遷移は
state0 -> (flag, state1)
と記述するようにしていたのですが，美しくないというコメントをいただき，また同時に”*”ではどうか，というご提案をいただいたので対応してみました．
つまり，
sig0 <= state * sig1
あるいは，
state0 * flag -> state1
というように書けるようになります．
いわゆるベンディングマシンの例題であれば，次のような記述になります．
package synthesijer.scala
class VendingMachine(n:String, c:String, r:String) extends Module(n, c, r){
def this() = this("vendingmachine", "clk", "reset")
val nickel = inP("nickel")
val dime = inP("dime")
val rdy = outP("rdy")
val seq = sequencer("main")
val s5,s10,s15,s_ok = seq.add()
rdy <= seq.idle * LOW
rdy <= s_ok * HIGH
seq.idle * nickel -> s5
seq.idle * dime -> s10
s5 * nickel -> s10
s5 * dime -> s15
s10 * nickel -> s15
s10 * dime -> s_ok
s15 * nickel -> s_ok
s15 * dime -> s_ok
s_ok -> seq.idle
}
ガードライクに書ける方がいいのでは？というコメントももらったので，後で試してみよう．