Synthesijerで浮動小数点数演算への対応をはじめとした大きな改変を行ったバージョン2.0の開発をはじめ，一段落しましたので，バイナリパッケージにまとめました．
http://sourceforge.net/projects/synthesijer/files/synthesijer-2.0/
からダウンロードできます．
このバージョンでは，VHDL/Verilog HDLの生成をオプションで選択するように変更されています．VHDLコードを生成する場合には--vhdlを，Verilog HDLコードを生成する場合には--verilogを指定します．オプションを指定しない場合にはデフォルトでVHDLコードが生成されます．また，両方指定することもできます．
内部の合成方式の大幅な変更に伴って，最適化器の適用をすべてキャンセルしているので，とても賢くないコードが生成されますが，少しずつ最適化器の実装がすすめられています．
